Questão de Engenharia de TelecomunicaçõesCentro Nacional de Tecnologia Eletrônica Avançada S.A. - CEITEC - Analista Administrativo Área Telecomunicações (ETEA - PRDIVE)

Qual o resultado da simulação do código abaixo, quando compilado com um simulador que suporta SystemVerilog 2009?

module test;

logic [32:0] o = 'bx;

initial $display("o = %b", o);

endmodule